Giải thích đầy đủ về quy trình sản xuất chip (2/2): từ tấm bán dẫn đến đóng gói và thử nghiệm

Việc sản xuất mỗi sản phẩm bán dẫn đòi hỏi hàng trăm quy trình và toàn bộ quy trình sản xuất được chia thành 8 bước:xử lý wafer - oxy hóa - quang khắc - khắc - lắng đọng màng mỏng - kết nối - thử nghiệm - đóng gói.

Bước 5: Lắng đọng màng mỏng

Để tạo ra các thiết bị siêu nhỏ bên trong chip, chúng ta cần liên tục lắng đọng các lớp màng mỏng và loại bỏ những phần thừa bằng cách khắc, đồng thời thêm một số vật liệu để tách các thiết bị khác nhau. Mỗi bóng bán dẫn hoặc ô nhớ được xây dựng từng bước thông qua quy trình trên. “Màng mỏng” mà chúng ta đang nói đến ở đây dùng để chỉ một “màng” có độ dày dưới 1 micron (μm, một phần triệu mét) không thể chế tạo được bằng các phương pháp gia công cơ học thông thường. Quá trình đặt một màng chứa các đơn vị phân tử hoặc nguyên tử cần thiết lên một tấm bán dẫn được gọi là "lắng đọng".

Để hình thành cấu trúc bán dẫn nhiều lớp, trước tiên chúng ta cần tạo một ngăn xếp thiết bị, nghĩa là xếp xen kẽ nhiều lớp màng kim loại mỏng (dẫn điện) và màng điện môi (cách điện) trên bề mặt của tấm bán dẫn, sau đó loại bỏ phần thừa. các bộ phận thông qua quá trình khắc lặp đi lặp lại để tạo thành cấu trúc ba chiều. Các kỹ thuật có thể được sử dụng cho quá trình lắng đọng bao gồm lắng đọng hơi hóa học (CVD), lắng đọng lớp nguyên tử (ALD) và lắng đọng hơi vật lý (PVD), và các phương pháp sử dụng các kỹ thuật này có thể được chia thành lắng đọng khô và lắng đọng ướt.

Lắng đọng hơi hóa học (CVD)

Trong quá trình lắng đọng hơi hóa học, các khí tiền chất phản ứng trong buồng phản ứng tạo thành một màng mỏng gắn trên bề mặt tấm bán dẫn và các sản phẩm phụ được bơm ra khỏi buồng. Sự lắng đọng hơi hóa học được tăng cường bằng plasma sử dụng plasma để tạo ra khí phản ứng. Phương pháp này làm giảm nhiệt độ phản ứng, lý tưởng cho các cấu trúc nhạy cảm với nhiệt độ. Sử dụng plasma cũng có thể làm giảm số lượng lắng đọng, thường tạo ra màng chất lượng cao hơn.

Lắng đọng lớp nguyên tử (ALD)

Sự lắng đọng lớp nguyên tử tạo thành các màng mỏng bằng cách chỉ lắng đọng một vài lớp nguyên tử mỗi lần. Chìa khóa của phương pháp này là thực hiện các bước độc lập theo chu kỳ theo một thứ tự nhất định và duy trì khả năng kiểm soát tốt. Phủ bề mặt wafer bằng tiền chất là bước đầu tiên, sau đó các loại khí khác nhau được đưa vào để phản ứng với tiền chất để tạo thành chất mong muốn trên bề mặt wafer.

Lắng đọng hơi vật lý (PVD)

Đúng như tên gọi, lắng đọng hơi vật lý đề cập đến sự hình thành màng mỏng bằng phương pháp vật lý. Phún xạ là một phương pháp lắng đọng hơi vật lý sử dụng plasma argon để bắn ra các nguyên tử từ mục tiêu và lắng đọng chúng trên bề mặt của tấm bán dẫn để tạo thành một màng mỏng. Trong một số trường hợp, màng lắng đọng có thể được xử lý và cải thiện thông qua các kỹ thuật như xử lý nhiệt bằng tia cực tím (UVTP).

Bước 6: Kết nối

Độ dẫn điện của chất bán dẫn là giữa chất dẫn điện và chất không dẫn điện (tức là chất cách điện), cho phép chúng ta kiểm soát hoàn toàn dòng điện. Các quy trình in thạch bản, khắc và lắng đọng dựa trên wafer có thể chế tạo các thành phần như bóng bán dẫn, nhưng chúng cần được kết nối để cho phép truyền và nhận điện và tín hiệu.

Kim loại được sử dụng để kết nối mạch điện vì tính dẫn điện của chúng. Kim loại dùng làm chất bán dẫn cần phải đáp ứng các điều kiện sau:

· Điện trở suất thấp: Vì các mạch kim loại cần có dòng điện chạy qua nên kim loại trong chúng phải có điện trở thấp.

· Độ ổn định nhiệt hóa học: Tính chất của vật liệu kim loại phải không thay đổi trong quá trình liên kết kim loại.

· Độ tin cậy cao: Khi công nghệ mạch tích hợp phát triển, ngay cả một lượng nhỏ vật liệu kết nối kim loại cũng phải có đủ độ bền.

· Chi phí sản xuất: Ngay cả khi đáp ứng được ba điều kiện đầu tiên thì chi phí nguyên vật liệu vẫn quá cao để đáp ứng nhu cầu sản xuất hàng loạt.

Quá trình kết nối chủ yếu sử dụng hai vật liệu là nhôm và đồng.

Quá trình kết nối nhôm

Quá trình liên kết nhôm bắt đầu bằng quá trình lắng đọng nhôm, ứng dụng chất quang dẫn, phơi nhiễm và phát triển, sau đó là khắc axit để loại bỏ có chọn lọc bất kỳ nhôm và chất quang dẫn dư thừa nào trước khi bước vào quá trình oxy hóa. Sau khi hoàn thành các bước trên, quá trình quang khắc, khắc và lắng đọng được lặp lại cho đến khi hoàn thành quá trình kết nối.

Ngoài khả năng dẫn điện tuyệt vời, nhôm còn dễ dàng được quang khắc, ăn mòn và lắng đọng. Ngoài ra, nó có chi phí thấp và độ bám dính tốt với màng oxit. Nhược điểm của nó là dễ bị ăn mòn và có nhiệt độ nóng chảy thấp. Ngoài ra, để ngăn nhôm phản ứng với silicon và gây ra các vấn đề về kết nối, cần phải thêm cặn kim loại để tách nhôm ra khỏi tấm wafer. Khoản tiền gửi này được gọi là "kim loại rào cản".

Mạch nhôm được hình thành bằng cách lắng đọng. Sau khi tấm wafer đi vào buồng chân không, một màng mỏng được hình thành bởi các hạt nhôm sẽ bám vào tấm wafer. Quá trình này được gọi là "lắng đọng hơi (VD)", bao gồm lắng đọng hơi hóa học và lắng đọng hơi vật lý.

Quá trình kết nối đồng

Khi các quy trình bán dẫn trở nên phức tạp hơn và kích thước thiết bị thu hẹp lại, tốc độ kết nối và tính chất điện của mạch nhôm không còn phù hợp nữa và cần có các dây dẫn mới đáp ứng cả yêu cầu về kích thước và chi phí. Lý do đầu tiên đồng có thể thay thế nhôm là vì nó có điện trở thấp hơn, cho phép tốc độ kết nối thiết bị nhanh hơn. Đồng cũng đáng tin cậy hơn vì nó có khả năng chống lại hiện tượng điện di, sự chuyển động của các ion kim loại khi dòng điện chạy qua kim loại cao hơn nhôm.

Tuy nhiên, đồng không dễ dàng tạo thành các hợp chất nên khó bay hơi và khó loại bỏ khỏi bề mặt của tấm bán dẫn. Để giải quyết vấn đề này, thay vì khắc đồng, chúng tôi đặt và khắc các vật liệu điện môi, tạo thành các mẫu đường kim loại bao gồm các rãnh và vias ở những nơi cần thiết, sau đó lấp đầy các "mẫu" nói trên bằng đồng để đạt được sự liên kết với nhau, một quá trình được gọi là "damascene" .

Khi các nguyên tử đồng tiếp tục khuếch tán vào chất điện môi, độ cách điện của chất điện môi giảm đi và tạo ra một lớp rào cản ngăn các nguyên tử đồng khuếch tán thêm. Sau đó, một lớp hạt đồng mỏng được hình thành trên lớp rào cản. Bước này cho phép mạ điện, nghĩa là lấp đầy các mẫu có tỷ lệ khung hình cao bằng đồng. Sau khi lấp đầy, phần đồng thừa có thể được loại bỏ bằng cách đánh bóng cơ học hóa học kim loại (CMP). Sau khi hoàn thành, một màng oxit có thể được lắng đọng và màng thừa có thể được loại bỏ bằng quá trình quang khắc và khắc. Quá trình trên cần phải được lặp lại cho đến khi hoàn thành việc kết nối đồng.

Từ so sánh trên, có thể thấy rằng sự khác biệt giữa liên kết đồng và liên kết nhôm là phần đồng thừa được loại bỏ bằng CMP kim loại chứ không phải khắc.

Bước 7: Kiểm tra

Mục tiêu chính của thử nghiệm là xác minh xem chất lượng của chip bán dẫn có đáp ứng một tiêu chuẩn nhất định hay không, nhằm loại bỏ các sản phẩm bị lỗi và cải thiện độ tin cậy của chip. Ngoài ra, sản phẩm lỗi được kiểm tra sẽ không qua công đoạn đóng gói, giúp tiết kiệm chi phí và thời gian. Phân loại khuôn điện tử (EDS) là một phương pháp thử nghiệm tấm bán dẫn.

EDS là một quá trình xác minh các đặc tính điện của từng chip ở trạng thái wafer và do đó cải thiện hiệu suất bán dẫn. EDS có thể được chia thành năm bước như sau:

01 Giám sát thông số điện (EPM)

EPM là bước đầu tiên trong quá trình thử nghiệm chip bán dẫn. Bước này sẽ kiểm tra từng thiết bị (bao gồm bóng bán dẫn, tụ điện và điốt) cần thiết cho mạch tích hợp bán dẫn để đảm bảo các thông số điện của chúng đáp ứng tiêu chuẩn. Chức năng chính của EPM là cung cấp dữ liệu đặc tính điện đo được, dữ liệu này sẽ được sử dụng để nâng cao hiệu quả của quy trình sản xuất chất bán dẫn và hiệu suất sản phẩm (không phát hiện các sản phẩm bị lỗi).

02 Kiểm tra lão hóa wafer

Tỷ lệ lỗi chất bán dẫn xuất phát từ hai khía cạnh, đó là tỷ lệ lỗi trong sản xuất (cao hơn ở giai đoạn đầu) và tỷ lệ lỗi trong toàn bộ vòng đời. Kiểm tra lão hóa wafer đề cập đến việc kiểm tra wafer ở nhiệt độ và điện áp AC/DC nhất định để tìm ra các sản phẩm có thể có lỗi trong giai đoạn đầu, nghĩa là cải thiện độ tin cậy của sản phẩm cuối cùng bằng cách phát hiện các khiếm khuyết tiềm ẩn.

03 Phát hiện

Sau khi hoàn thành quá trình kiểm tra lão hóa, chip bán dẫn cần được kết nối với thiết bị kiểm tra bằng thẻ thăm dò, sau đó có thể thực hiện kiểm tra nhiệt độ, tốc độ và chuyển động trên tấm bán dẫn để xác minh các chức năng bán dẫn liên quan. Vui lòng xem bảng để biết mô tả về các bước kiểm tra cụ thể.

04 Sửa chữa

Sửa chữa là bước kiểm tra quan trọng nhất vì một số chip bị lỗi có thể được sửa chữa bằng cách thay thế các bộ phận có vấn đề.

05 Chấm

Những con chip không đạt yêu cầu trong bài kiểm tra điện đã được phân loại ở các bước trước nhưng vẫn cần được đánh dấu để phân biệt. Trước đây, chúng tôi cần đánh dấu các con chip bị lỗi bằng loại mực đặc biệt để đảm bảo có thể nhận dạng được chúng bằng mắt thường, nhưng giờ đây hệ thống tự động sắp xếp chúng theo giá trị dữ liệu thử nghiệm.

Bước 8: Đóng gói

Sau một số quy trình trước đó, wafer sẽ tạo thành các chip vuông có kích thước bằng nhau (còn được gọi là "chip đơn"). Việc tiếp theo cần làm là lấy từng con chip bằng cách cắt. Các con chip mới cắt rất dễ vỡ và không thể trao đổi tín hiệu điện nên cần được xử lý riêng. Quá trình này là đóng gói, bao gồm việc hình thành lớp vỏ bảo vệ bên ngoài chip bán dẫn và cho phép chúng trao đổi tín hiệu điện với bên ngoài. Toàn bộ quy trình đóng gói được chia thành năm bước, đó là cưa wafer, gắn chip đơn, kết nối, đúc và thử nghiệm đóng gói.

01 Máy cưa đĩa

Để cắt được vô số chip được sắp xếp dày đặc từ tấm wafer, trước tiên chúng ta phải "mài" cẩn thận mặt sau của tấm wafer cho đến khi độ dày của nó đáp ứng được yêu cầu của quá trình đóng gói. Sau khi mài, chúng ta có thể cắt theo đường nét trên wafer cho đến khi tách được chip bán dẫn.

Có ba loại công nghệ cưa wafer: cắt lưỡi, cắt laser và cắt plasma. Cắt bằng lưỡi dao là việc sử dụng một lưỡi dao kim cương để cắt tấm wafer, dễ bị ma sát nhiệt và các mảnh vụn và do đó làm hỏng tấm wafer. Cắt laser có độ chính xác cao hơn và có thể dễ dàng xử lý các tấm bán dẫn có độ dày mỏng hoặc khoảng cách giữa các đường nét nhỏ. Cắt plasma sử dụng nguyên lý khắc plasma nên công nghệ này cũng có thể áp dụng được ngay cả khi khoảng cách giữa các dòng vạch kẻ rất nhỏ.

02 Đĩa đơn đính kèm

Sau khi tất cả các chip được tách ra khỏi wafer, chúng ta cần gắn các chip riêng lẻ (các wafer đơn) vào đế (khung chì). Chức năng của chất nền là bảo vệ các chip bán dẫn và cho phép chúng trao đổi tín hiệu điện với các mạch bên ngoài. Có thể sử dụng chất kết dính băng lỏng hoặc rắn để gắn chip.

03 Kết nối

Sau khi gắn chip vào đế, chúng ta cũng cần kết nối các điểm tiếp xúc của cả hai để đạt được sự trao đổi tín hiệu điện. Có hai phương pháp kết nối có thể được sử dụng trong bước này: liên kết dây bằng dây kim loại mỏng và liên kết chip lật bằng khối vàng hình cầu hoặc khối thiếc. Liên kết dây là một phương pháp truyền thống và công nghệ liên kết chip lật có thể tăng tốc độ sản xuất chất bán dẫn.

04 Khuôn đúc

Sau khi hoàn tất việc kết nối chip bán dẫn, cần có quá trình đúc khuôn để thêm một gói vào bên ngoài chip nhằm bảo vệ mạch tích hợp bán dẫn khỏi các điều kiện bên ngoài như nhiệt độ, độ ẩm. Sau khi khuôn gói được làm theo yêu cầu, chúng ta cần đưa chip bán dẫn và hợp chất đúc epoxy (EMC) vào khuôn và dán kín. Con chip kín là hình thức cuối cùng.

05 Kiểm tra bao bì

Những con chip đã có hình dạng cuối cùng cũng phải vượt qua bài kiểm tra lỗi cuối cùng. Tất cả các chip bán dẫn thành phẩm bước vào thử nghiệm cuối cùng đều là chip bán dẫn thành phẩm. Chúng sẽ được đặt trong thiết bị kiểm tra và đặt các điều kiện khác nhau như điện áp, nhiệt độ và độ ẩm để kiểm tra điện, chức năng và tốc độ. Kết quả của những thử nghiệm này có thể được sử dụng để tìm ra khuyết điểm và cải thiện chất lượng sản phẩm cũng như hiệu quả sản xuất.

Sự phát triển của công nghệ đóng gói

Khi kích thước chip giảm và yêu cầu về hiệu suất tăng lên, bao bì đã trải qua nhiều đổi mới công nghệ trong vài năm qua. Một số công nghệ và giải pháp đóng gói định hướng tương lai bao gồm việc sử dụng chất lắng đọng cho các quy trình phụ trợ truyền thống như đóng gói ở cấp độ wafer (WLP), quy trình va chạm và công nghệ lớp phân phối lại (RDL), cũng như các công nghệ khắc và làm sạch cho giao diện người dùng. sản xuất wafer.

Bao bì tiên tiến là gì?

Bao bì truyền thống yêu cầu mỗi con chip phải được cắt ra khỏi tấm bán dẫn và đặt vào khuôn. Đóng gói ở cấp độ wafer (WLP) là một loại công nghệ đóng gói tiên tiến, đề cập đến việc đóng gói trực tiếp con chip vẫn còn trên wafer. Quá trình của WLP trước tiên là đóng gói và kiểm tra, sau đó tách tất cả các chip đã tạo thành ra khỏi wafer cùng một lúc. So với bao bì truyền thống, ưu điểm của WLP là chi phí sản xuất thấp hơn.

Bao bì nâng cao có thể được chia thành bao bì 2D, bao bì 2.5D và bao bì 3D.

Bao bì 2D nhỏ hơn

Như đã đề cập trước đó, mục đích chính của quy trình đóng gói bao gồm gửi tín hiệu của chip bán dẫn ra bên ngoài và các va chạm hình thành trên tấm bán dẫn là điểm tiếp xúc để gửi tín hiệu đầu vào/đầu ra. Những va chạm này được chia thành fan-in và fan-out. Hình quạt trước nằm bên trong chip, còn hình quạt sau nằm ngoài phạm vi chip. Chúng ta gọi tín hiệu đầu vào/đầu ra là I/O (đầu vào/đầu ra) và số lượng đầu vào/đầu ra được gọi là số lượng I/O. Số lượng I/O là cơ sở quan trọng để xác định phương pháp đóng gói. Nếu số lượng I/O thấp, gói quạt trong sẽ được sử dụng. Do kích thước chip không thay đổi nhiều sau khi đóng gói nên quá trình này còn được gọi là đóng gói quy mô chip (CSP) hoặc đóng gói quy mô chip cấp độ wafer (WLCSP). Nếu số lượng I/O cao, cách đóng gói dạng quạt thường được sử dụng và cần có các lớp phân phối lại (RDL) bên cạnh các va chạm để cho phép định tuyến tín hiệu. Đây là "đóng gói ở cấp độ wafer dạng quạt (FOWLP)."

Bao bì 2.5D

Công nghệ đóng gói 2.5D có thể đặt hai hoặc nhiều loại chip vào một gói duy nhất đồng thời cho phép tín hiệu được định tuyến theo chiều ngang, điều này có thể làm tăng kích thước và hiệu suất của gói. Phương pháp đóng gói 2.5D được sử dụng rộng rãi nhất là đặt các chip bộ nhớ và logic vào một gói duy nhất thông qua bộ chuyển đổi silicon. Bao bì 2.5D yêu cầu các công nghệ cốt lõi như vias xuyên silicon (TSV), va chạm siêu nhỏ và RDL bước cao.

bao bì 3D

Công nghệ đóng gói 3D có thể đặt hai hoặc nhiều loại chip vào một gói duy nhất đồng thời cho phép tín hiệu được định tuyến theo chiều dọc. Công nghệ này phù hợp với các chip bán dẫn có số lượng I/O nhỏ hơn và cao hơn. TSV có thể được sử dụng cho các chip có số lượng I/O cao và liên kết dây có thể được sử dụng cho các chip có số lượng I/O thấp và cuối cùng tạo thành một hệ thống tín hiệu trong đó các chip được sắp xếp theo chiều dọc. Các công nghệ cốt lõi cần thiết cho bao bì 3D bao gồm TSV và công nghệ va đập siêu nhỏ.

Cho đến nay, tám bước sản xuất sản phẩm bán dẫn "xử lý wafer - oxy hóa - quang khắc - khắc - lắng đọng màng mỏng - kết nối - thử nghiệm - đóng gói" đã được giới thiệu đầy đủ. Từ “cát” đến “chip”, công nghệ bán dẫn đang thực hiện một phiên bản thực sự của việc “biến đá thành vàng”.

VeTek Semiconductor là nhà sản xuất chuyên nghiệp của Trung Quốc vềLớp phủ cacbua tantali, Lớp phủ silicon cacbua, Than chì đặc biệt, Gốm sứ cacbua silicVàGốm sứ bán dẫn khác. VeTek Semiconductor cam kết cung cấp các giải pháp tiên tiến cho các sản phẩm wafer SiC khác nhau cho ngành bán dẫn.

Nếu bạn quan tâm đến các sản phẩm trên, xin vui lòng liên hệ trực tiếp với chúng tôi.  

Đám đông: +86-180 6922 0752

WhatsAPP: +86 180 6922 0752

Email: anny@veteksemi.com